display-timings时钟设置问题

  • 您好 RGB的clk受dclk_vop控制,dclk_vop的频率从cpll分频下来最低就是31250000Hz,所以设备树里面设置clock-frequency低于31250000Hz 时找到的最近的有效值就是 31250000Hz ,RV1106的dclk_vop分频器是设定好的无法通过强行写入修改
  • Crocodile wrote: 2025-01-04 9:00 您好 RGB的clk受dclk_vop控制,dclk_vop的频率从cpll分频下来最低就是31250000Hz,所以设备树里面设置clock-frequency低于31250000Hz 时找到的最近的有效值就是 31250000Hz ,RV1106的dclk_vop分频器是设定好的无法通过强行写入修改
    你好,那还有其它方法可以获得更低的频率吗?
  • 时钟树是设置好的,我尝试通过修改寄存器去修改也不行,这可能是上级时钟没有更高的分频系数了